数字电子技术基础——组合逻辑电路.pptxVIP

会计学;3.1 概述;;3.2 组合逻辑电路的分析与设计 ;一般分析步骤 ：;例 逻辑电路如图所示，试分析其逻辑功能。 ;（2）列出真值表 。;3.2.2 组合逻辑电路的设计方法;（1）根据设计要求确定输入输出变量并逻辑赋 写出真值表。 ;例;变换成与非式 ;;3.3 典型的组合逻辑集成电路;编码： ;例： ;输出表达式 ;4线-2线优先编码器真值表 ;优先编码器实质就是对优先级最高的一个输入信号进行编码避免了输出紊乱。 ;2．集成编码器;输出端，变量上的非号表示输出为反码形式。 ;74LS148功能表;例 ;其中片1为高位，片0为低位。片1的EO端和片0的; 常见的集成编码器还有74LS147、74HC147、CD4532等。 ;3.3.2 译码器 ;1．二进制译码器 ; 74LS139为双2线-4线译码器，即内部有两个相互独立的2线-4线译码器 。;74LS139功能表;74LS138为3线-8线译码器 ; 74LS138功能表 ;例1 ;当A3为0时，片1的G1=0，禁止译码，高8位输出全为1；而;例2 ;;2．二-十进制译码器 ;其工作原理与74138基本相同。 74HC42输出为低电平有效，如输入为1001时，输出端仅Y9为低电平，其他输出端为高电平，对应于十进制数9。;3．显示译码器;由发光二极管构成的七段显示器（LED数码管）;（2）七段集成显示译码器。 ; 但注意在选用显示译码器时要选择正确的驱动方式， 共阳极接法的LED数码管要选用输出为低电平有效的译码器，共阴极接法的LED数码管要选用输出为高电平有效的译码器。;74HC4511是常用的CMOS七段显示译码器， A3、A2、 A1、A0为输入端，输入8421BCD码，a～g为七段输出，输出高电平有效，可用来驱动共阴极LED数码管。;74HC4511功能表 ;例 ;3.3.3 数据分配器和数据选择器 ;用74LS138译码器实现的数据分配器 ;工作原理： ;74LS138实现的数据分配器功能表 ;2．数据选择器;常用的八选一集成数据选择器74HC151：;74HC151功能表 ;;例1 ;当A3=1时， ;例2 ; 这里利用数据输入作为控制信号来产生逻辑函数，变量A、B、C从地址端输入构成最小项mi，当Di=1时，相应的最小项在输出表达式中出现，当Di=0时，相应的最小项不出现，从而实现需要的逻辑函数。;例3 ;3.3.4 数值比较器;2．多位数值比较器 ;集成数值比较器74HC85是常用的CMOS型4位数值比较器 ;输 入;例 ;3．数值比较??的扩展 ;;3.3.5 加法器; 设Ai、Bi为两个1位二进制加数，Si为两数的和，Ci为向高位产生的进位。根据二进制加法运算规则得：;;　设Ai、Bi为本位两个加数，低位来的进位为Ci-1， Si为和， Ci为向高位产生的进位。 ;由真值表可得全加器的逻辑表达式： ;全加器的逻辑图和符号 。;2．多位数加法器;　　实用中一般采用超前进位加法器，其各位的进位信号只由两个加数决定而不再需要低位来的进位信号，因此，超前进位加法器可以大大提高运算速度。 ;例２ ;此电路将余3码转换成8421BCD码，实现了代码转换的作用。;3.4 组合逻辑电路中的竞争冒险;　　任何一个逻辑门电路都具有一定的传输延迟时间，当输入信号发生瞬间转换时，输出信号不可能同时发生变化，而是要滞后一段时间才变化。 ;3.4.1 产生竞争冒险的原因;1型冒险 ;　　设逻辑门延迟时间均为tpd且信号允许突变，则由于非门延迟时间的影响，由图知，信号X由低电平突变到高电平的瞬间 ;0型冒险 ;2．竞争冒险的判断;例 ;（2）卡诺图法。;要注意将两个乘积项对应的卡诺圈找到，如对于前项 ;3.4.2 消除竞争冒险的方法;2．引入选通脉冲;3．增加滤波电容 ;本章小结;2．组合逻辑电路的分析和设计。 ;设计电路--根据实际的功能要求来设计出具体的符合要求的逻辑电路，要求电路形式最简，一般按以下步骤进行：;3．常用组合逻辑器件;数值比较器 ; 中规模组合逻辑器件除具有自身基本功能外，通常都还有各种使能端和扩展端，便于构成较复杂的逻辑系统。;5．;感谢您的观看！