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PAGE PAGE 1 FPGA中同步异步时钟域信号的处理 （TI）MESPEC TS_REF_CLK27M = PERIOD REF_CLK27M_grp ： 37ns HIGH 50 %;  这样的话，（工具）在（布线）的时候，就会知道这个时钟所驱动的全部网络必需满意至少27M速度的要求，占空比为50%。它会任意布线，就有可能消失信号翻转的很慢，或者延时很长，建立时间保持时间不足，在实际中造成ti（mi）ng错误。一般来说，十几兆以上的时钟网络最好都加类似的约束，在时钟上就可以了，工具会帮你把它所驱动的全部网络都加上约束的。  另外，常用的约束还有delay，skew等，详细的你可以到Xilinx网站上（下载）特地有关Const（ai）ns的文档学习一下。  我们将问题分解为2部分，来自同步时钟域信号的处理和来自异步时钟域信号的处理。前者要简洁很多，所以先争论前者，再争论后者。  1.同步时钟域信号的处理  一般来说，在全同步设计中，假如信号来自同一时钟域，各模块的输入不需要寄存。只要满意建立时间，保持时间的约束，可以保证在时钟上升沿到来时，输入信号已经稳定，可以采样得到正确的值。但是假如模块需要使用输入信号的跳变沿（比如帧同步信号），千万不要直接这样哦。  always @ （posedge inputs）  begin  ...  end  由于这个时钟inputs很有问题。假如begin ... end语句段涉及到多个D（触发器），你无法保证这些触发器时钟输入的跳变沿到达的时刻处于同一时刻（精确?????的说是相差在一个很小的可接受的范围）。因此，假如写出这样的语句，（EDA）工具多半会报clock skew 》 data delay，造成建立/保持时间的冲突。本人曾经也写出过这样的语句，当时是为了做分频，受大二学的数字电路的影响，直接拿计数器的输出做了后面模块的时钟。当时用的开发工具是max+plusII，编译也通过了，烧到板子上跑倒也能跑起来（估量是由于时钟频率较低，6M），但后来拿到（Quartus）II中编译就报clock skew 》 data delay。大家可能会说分频电路很常见的啊，分频输出该怎么用呢。我始终用的方法是采纳边沿检测电路，用HDL语言描述也许是这样：  always @ （posedge Clk）  begin  inputs_reg 《= inputs;  （if） （inputs_reg == 1‘b0  inputs_reg2 《= inputs_reg1;  inputs_reg3 《= inputs_reg2;  if （inputs_reg2 == 1‘b1