Verilog-HDL-设计与综合-数字集成电路设计方法概述-part2.docx

? ? Verilog HDL 设计与综合/数字集成电路设计方法概述 part2 ? ? 过程语句行为级描述initial：初始化语句，只执行一遍，顺序执行敏感事件列表就是对于所描述的电路产生触发状态时所用的输入信号的类型，或者是种类在信号的定义形式方面，无论是对时序逻辑电路还是对组合逻辑电路进行描述，Verilog HDL要求在过程语可（initial和 always）中，被赋值信号必须定义为“reg”类型。（1）采用过程语句对组合电路进行描述时，需要把全部的输入信号列入敏感信号列表，且敏感信号列表不允许存在边沿信号。（2）采用过程语句对时序电路进行描述时，需要把时间信号和部分输入信号列入敏感信号列表。 10.语句块过程赋值语句串行语句块： 、begin： 块名。。。End 并行语句块fork：块名。。。Join对于可综合电路来讲，通常会使用的是串行语句块。并行语句块主要用于测试和仿真 过程赋值语句阻塞赋值语句： 变量=表达式阻塞赋值语句的特点（1）在串行语句块中，各条阻塞赋值语句将按照排列顺序依次执行：在并行语句块中的各条阻塞赋值语句则同时执行，没有先后之分（2）执行阻塞赋值语句的顺序是，先计算等号右端表达式的值，然后立刻将计算的值赋给左边的变量，与仿真时间无关非阻塞赋值语句： 变量=表达式非阻塞赋值语句的特点：（1）在串行语句块中，各条非阻塞语句的执行没有先后之分，排在前面的语句不会影响到后面语句的执行，各条语句并行执行。（2）执行非阻塞赋值语句的顺序是，先计算右端表达式的值，然后等待延迟时间的结束，再将计算的值赋给左边的变量。非阻塞性赋值语句在数字电路的流水线设计中，起到了很大的作用 11.条件分支语句条件分支语句包括两种，一种是语句，另一种是CASE语句，这两条语句在可综合电路设计过程中以及测试和仿真中都起着极大的作用当条件分支比较多时，建议使用case语句由于if、ELSE语句天然地与数字电路中的数据选择器相匹配，所以这条语句在硬件描述语言设计过程中被广泛使用在数字电路中，组合电路的输出信号绝对不能直接连到输入信号端，这种电路是不稳定的电路12.循环语句循环语句实际上在硬件描述语言可综合电路设计中用的非常少，因为这条语句没有直接对应的电路形式forever、repeat、while和forrepeat语句执行由循环次数表达式所固定的次数 关注博主即可阅读全文 ? -全文完-