计算机外设与接口技术-24891讲稿19.pptx

数据、地址、控制三总线信号 总线实际是一组由程序定义的带技术规格的信号。标准总线包含三种总线信号，分别为数据总线、地址总线和控制总线。CPU与存储器或与I/O之间是通过数据总线传递指令和操作数的。因此，每个在总线上的操作帧称为“总线周期”。所有通信设备在访问之前，需要由CPU通过地址总线，给出存储器或I/O设备的标识，也就是地址。它们唯一确定了，要访问的存储器或I/O设备的身份。总线上一类特别重要的信号是控制信号，控制信号能使不同速率和类别的设备联系成为一个整体。例如，读写信号用来指明是把数据送到CPU，还是从CPU发出去；时钟信号给出传送的确切时间。不仅如此，控制信号还包括发送、接收操作的请求和应答，以及对传送进程中的状态控制。 总线是采用数据、地址和控制信号来实现其通信传输机制的。 Multibus总线控制 总线向量中断的逻辑电路 总线向量中断时序 总线向量中断请求和回答的过程 : 从设备通过可编程控制器向总线发出中断请求信号INT 主设备的CPU认为可以接收时，就发中断回答信号INTA#表示允许中断 同时使LOCK#为低电平，封锁其它设备的请求 从设备接收到第一个INTA#时，作优先权比较并置位中断标志，这个标志引起中断响应 从设备通过总线发出中断请求地址 主设备收到后立即发出第二个INTA#响应信号，表示接收到中断向量地址 从设备返回信号XACK#作为回答 结束一个中断请求，封锁信号LOCK#解除。 总线控制信号用于总线上的主控设备和从设备之间的联系 读写命令信号MWTC#、MRDC#、IOWC#、IORC# XACK#是从设备对主控设备命令返回的应答信号 ADR0# —ADR23# 地址信号线 BHEN# 高端字节允许信号 INH1#，INH2# 从设备禁止信号 DAT0#—DAT15# 数据信号 INT0#—INT7# 中断请求信号 INTA# 中断应答信号 时钟信号CCLK#频率为10MHZ 总线交换信号 BUSY# 总线忙，双向(接上拉电阻) ，当仲裁器裁决出一个主控设备控制总线时，由该设备发出BUSY#信号。 CBRQ# 公共总线请求，双向(接上拉电组) ，当主控设备完成一个传送周期时，可通过CBRQ#检测是否有更高级别的设备在请求。 BREQ# 总线请求，输出。用在并行优先级逻辑上。 BREN# 总线优先级输入。用来通知当前设备总线请求已经获准。 BREO# 总线优先级输出。用于串行优先级电路，用来通知下一级主 控设备，当前没有高一级的设备请求总线主控权。 8289总线仲裁器与Multibus总线交换信号的连接 串行优先级仲裁逻辑电路 并行优先级仲裁逻辑电路