VHDL第十三章位并行预置加法计数器设计 资料讲解.pptVIP

13．1 8位并行预置加法计数器设计 例13-1描述的是一个含计数使能、异步复位和计数值并行预置功能的8位加法计数器。其中d (7 DOWNTO 0)为8位并行输入预置值；ld，ce，clk，rst分别为计数器的并行输入预置使能信号、计数时钟使能信号、计数时钟信号和复位信号 ;例13-1：文件名：counter．vhd LIBRARY IEEE； USE IEEE．STD_LOGIC_1164．ALL； USE IEEE．STD_LOGIC_UNSIGNED．ALL； ENTITY counter IS PORT(d：IN STD_LOGIC_VECTOR(7 DOWNTO 0) ； ld，ce，clk，rst：IN STD_LOGIC； q：OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； END counter；;ARCHITECTURE behave OF counter IS SIGNAL count：STD_LOGIC_VECTOR( 7 DOWNTO 0)； BEGIN PROCESS(clk，rst) BEGIN IF