数电实验七八讲解.pptx

实验七 用PLD设计时序逻辑电路（一） 教材P334的实验六的实验任务1、2 实验任务1 Q是clk的12分频，且q的输出是1:1的占空比 添加观察信号 改变占空比 CLK:KEY[3] 引脚号： PIN_W26 q:LEDR[7] 引脚号： PIN_AC21 q1:LEDR[12]--PIN_AD15 LEDR[11]--PIN_AC14 LEDR[10]--PIN_AA13 LEDR[9]--PIN_Y13 观察到的现象： 每按一下CLK，q1的状态 自加1，从“0000”自加到 “1011”后返回“0000”， q的输出请自己总结。 实验七：任务1 实验任务2 S1—S7：状态 X：输入的序列 Q：状态编码 Y：输出 序列：1110010 S1:初始状态 S2:1 S3:11 S4:111 S5:1110 S6:11100 S7:111001 S7之后若收到0 则输出1 否则都输出0 1 1 1 0 0 1 0 0 0 0 1 1111 1 11101 0 111000 1 1110011，称序列可重叠 若做不可重叠设计，则回 到S1状态 1 状态图对应的VHDL 程序 状态枚举 复位 1 1 1 0 0 1 0 输出1 CLK:KEY[3] 引脚号： PIN_W26 y:LEDR[7] 引脚号： PIN_AC21 q:LEDR[12]--PIN_AD15 LEDR[11]--PIN_AC14 LEDR[10]--PIN_AA13 观察到的现象： rest和x应该与CLK配合动作，如欲得到x=1110010，先将x拨到高电平，按3次CLK，得到x=111，之后将x拨到低电平，按2次CLK，这5次的CLK的动作共得到x=11100，以此类推，最后可以看到y的状态从0变1。rest的用法和q的状态自己总结。 实验七：任务2 rest:SW[5]--PIN_C13 x:SW[6]--PIN_AC13 实验八用PLD设计时序逻辑电路（二） 教材P334的实验七的实验任务1、2 实验任务1 设计参考教材 P187 上图的D触发器的 VHDL程序 7位自启动M序列仿真结果 1 1 1 0 1 0 0 1 1 1 0 1 0 0 1 1 1…….. CLK:KEY[3] 引脚号： PIN_W26 Q:LEDR[12]--PIN_AD15 LEDR[11]--PIN_AC14 LEDR[10]--PIN_AA13 观察到的现象： 每按一下CLK，记下当前 Q[3]的状态，至少按7次以 上后观察结果。 Q的输出请自己总结。 实验八：任务1 实验任务2 7进制计数器的设计 7位移位寄存器设计 并行输出设计 0 1 1 0 0 11 1 0 0 1 0 01 串入并出 将M序列发生器生成电路符号 将串并转换器生成 电路符号 将实验任务1、2组成一个系统 取出Q[3]或Q[1]、Q[2]均可 此图取出Q[1] 0 1 1 1 0 1 0 CLK:KEY[3] 引脚号： PIN_W26 dout:从LEDR[13]到LEDR[7] Q[1]： LEDR[15] 观察到的现象： 每按一下CLK，记下当前 dout的状态及m7，至少 按7次以上后观察结果。 实验八：任务2