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基于Verilog 的任意模长可加减计数器设计
一、 设计要求
计数器是一种在时钟的触发下,完成计数功能的时序逻辑电路,
输出结果由输入时钟和计数器上一状态的计数共同决定 本设计要求
实现的计数器,具有以下功能:
(1)要求实现计数器工作状态的控制;
(2)要求实现计数器的异步清零功能;
(3)要求实现计数器递增和递减的功能;
(4)要求实现计数器的计数范围(模长)任意改变;
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