时序逻辑电路的设计方法课件.pptVIP

为什么异步要用“JK”，因为JK是不需要附加门电路的情况下，可以实现的输入逻辑函数最多样的触发器；异步正是利用这一特点，使设计中组合逻辑的设计尽量简化。 * 最少的… 状态不变时触发脉冲最少的序列作为时钟触发（触发信号源） * 对于无时钟的时候，是保持状态，不论从逻辑式来看，Q1(n+1)是什么状态。 其实，有波形图就可以了。 为什么当没有触发脉冲的时候，次状态可以是无关项呢？ 因为这时的次状态不是受到输入信号的驱动而得，而是因为没有触发脉冲而保持， “次状态”形成的机制已经不同！ 原先状态转换表中填写的只是假设有触发脉冲的条件下，次状态与初状态的关系。 这时又有没有触发脉冲，所以次状态为无关项。 * 为了避免错误，对于不是CP驱动的触发器，先标明 有触发脉冲 的初状态，对于没有标注的状态 * §6.2 时序逻辑电路设计——异步 异步时序逻辑电路设计 讲授安排：参见——异步计数器 例8. 用JK触发器设计异步五进制计数器 步骤1. 逻辑抽象。 步骤2. 状态化简。 步骤3. 从最简的状态转换图出发，状态编码。 000 001 010 011 100 * §6.2 时序逻辑电路设计——异步 例8. （续）设：以主从型JK触发器为例 步骤4. 通过时序图对状态转换进行观察；（待续…） 事实：触发器状态只有在触发脉冲的作用下才能变化； 如果所有的触发脉冲都可被利用，则…… CP