实用计数器的VHDL设计.docVIP

实用计数器的VHDL设计 杭州电子科技大学 《EDA技术实验》 实验名称：计数器的VHDL设计 学 院 通信工程 班 级 通信三班 学 号 姓 名 杨海清 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK,RST,EN,LOAD) VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=0 THEN Q:= (OTHERS=0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF(LOAD=0) THEN Q:=DATA; ELSE IF Q9 THEN Q:=Q+1; ELSE Q:=(OTHERS=0); END IF; END IF; EN