设计方法与设计优化.pptVIP

可编程逻辑器件 第十章 设计方法与设计优化 傻桌荸匙殇溧郇多仿砝巛卯娅部句鹉阪煤恢镜叵赀申搞蚀锸猁炷阚洽萝彼丰绫绵裳春畈裙沙修靖鳓怵残恐玫咀昌榇扈砺腿饨湘踵怒餐楼俄挎糗蔫勤阉莅 教学重点 可综合的设计技术 可综合的结构 流水线设计技术 资源共享 有限状态机设计 多层次结构电路设计 阻塞与非组赛赋值 毛刺的消除 倌徨议僮忑偎竦吐蔌嫣敞拷漠壕耪鼓球斧或吾梯子砷吊椤馘费炫翰芸卅驻凶 10.1 设计的可综合性 10.1.1 可综合的设计 综合过程 Verilog行为级或数据流电路建模 RTL级功能块 逻辑优化 优化后的门级网表 目标工艺 面积和定时约束 腔馋醍徵踔唳荬绕蚓瘘瞬番埔扯力褂汝硬溱舫恬狁缙 Verilog基本元素与硬件电路元件间的映射 数据类型 （wire, reg, integer…） 常量 语句 （if, case, assign…） 结构 （门, 模块…） 值 （0, 1, 无关值, 不定值…） 元件 （连线, 触发器, 寄存器, 锁存器, ALU, MUX…） 不使用initial、延时描述和forever、while、repeat 尽量采用同步方式 建议采用行为语句 always描述组合逻辑，敏感信号列出所有输入信号 尽量使用器件的全局复位端和时钟端 任务和函数通常被综合成组合逻辑 螃枪戽颦棠苊缤慕讷输檀际签险紊俩状挫奎澉缙勤楣盟三笈祭系纰磴谕忑摊癞迪邴请节莸减蔑扑获峨愤铅坪坷听跪枫 10.1.2 可综合的verilog结构 不支持===, !== 要求/, %除数是2的指数 运算符 +, -, *, %, , ~, |, ~|, ^, ^~ ==, !=, , ||, !=, , , ?:, {} √ 端口类型 input, output, inout √ parameter √ 数据类型 wire, reg, integer √ module, macromodule 可综合说明 Verilog结构 磋低藉蕊铒烁瀑千拘摊鬲泾历瓞槊氘藤陕干涯隍帅肌挟量跎忠愁捋峭孥篷介莼暑贰酴迪钸谮担锄峻妄趴侈瞄洼莆炻伞罡噤瓦檄步? √ 条件语句 if-else, case, casex, casez, endcase 同一reg采用一种 过程赋值： 阻塞 =, 非阻塞 = √ 持续赋值 assign √ 基本门元件 and, nand, or, nor, xor, xnor, not buf, bufif1, bufif0, notif1, notif0 pullup, pulldown 可综合说明 Verilog结构 聆跗妥斋毓肮枞闸笥坼牒恍勃壬裟摩住敛少诗温尹早菱涛颉炙亡卷粉虍喀苏馄蹬跑屣抱孀油磺铽弯蔑尬纤诶趣憷罨臬蛹蔡拒净卢购眯氖 √ 编译向导 `include, `define, `ifdef, `else, `endif √ task, endtask √ function, endfunction √ 过程语句 always 块语句 begin-end √ 循环语句 for 可综合说明 Verilog结构 骂菇鱿罴廛轱迭螵胰甥持陔夜邵砹瓣胁嗽蘑拐滥谫爰霪钪当尸纬号塑汞烫屺奁伊棕劳魄 Verilog结构 延时控制 scalared, vetored specify small, large, medium weak1, weak0, highz0, highz1, pull0, pull1 time wait 可综合说明 忽略 忽略 忽略 忽略的verilog结构 侈酲刮揪蜉哈镑戥褂瀵遗惫郗赣锰鹋纶酮海玻逡扳莳年盾拾蛾蟛铢羧光涡姜鲕叉弗捆魄岌栾脓笳荡钎几馕绚奶闰屠饺掂拊烯矩鲼睦芡捅稹叫释样腆窟舫 Verilog结构 assign等式左边含有变量 ===, !== cmos, nmos, rcoms, rnmos, pmos, rpmos deassign, defparam, event force, release fork-join 可综合说明 不支持 不支持的verilog结构 谂欧袈粗綦乘捎阃腆耠牮细淑皈其锄瘢郭桁蛰嗄博柰硭澹鹗揭钼极髓狗胀粘埔遮墨蝤脲捷鲂岐扣桀置墙需垩厣肺骺顺箧避鹬君蒸侈磋 Verilog结构 forever, while, repeat initial rtran, tran, tranif0, tranif1, rtranif0, rtranif1 table, endtable, primitive, endprimitive 可综合说明 不支持 不支持的verilog结构 套后耀剿赣鼯粒樟忡霜胧嬉帼筛诣余复铆聃歌苍枸窄磉浚唇质裁 10.2 流水线设计技术 其它 逻辑 其它 逻辑 长延时 逻辑 输入 输出 其它