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一种低复杂度1比特信号解码器,包括计数器模块、固定减法模块、M个解码器子模块以及输出控制信号产生模块;计数器模块输入复位信号与时钟信号,M个解码器子模块组成并行运算处理单元,M‑1个固定减法模块一一对应的设置在计数器模块与解码器子模块之间,相邻解码器子模块的地址数值相差L;M个解码器子模块的数据输入均为1比特的数字信号流,使能端均连接输出控制信号产生模块,输出均为N比特的数字信号流。本实用新型具有极低的复杂度和功耗,适合高速数据的处理,能够以集成电路的形式实现,适用于高带宽的信号处理。
(19)中华人民共和国国家知识产权局
(12)实用新型专利
(10)授权公告号 CN 213717946 U
(45)授权公告日 2021.07.16
(21)申请号 202022913578.X
(22)申请日 2020.12.07
(73)专利权人 西安赫至创芯信息科技有限公司
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