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1. module puter(resetn,clock,mem_clock,in_port0,in_port1,pc,inst,e
alu,malu,walu,hex0,hex1,hex2,hex3,hex4,hex5);
2. input resetn,clock,mem_clock;
3. output [31:0] pc,inst,ealu,malu,walu;
4.
5. input [3:0] in_port0, in_port1;
6. output[6:0] hex0,hex1,hex2,hex3,hex4,hex5;
7. wire [31:0] out_port0, out_port1, out_port2;
8.
9. //IF
10. wire [31:0] bpc,jpc, ,pc4,ins,inst;
11. //ID
12. wire [31:0] dpc4,da,db,dimm;
13. //EX
14. wire [31:0] epc4,ea,eb,eimm;
15. //MEM
16. wire [31:0] mb,mmo;
17. //WB
18. wire [31:0] wmo,wdi;
19. //register number
20. wire [4:0] drn,ern0,ern,mrn,wrn;
21. //ALUC
22. wire [3:0] daluc,ealuc;
23. //PCsource
24. wire [1:0] pcsource;
25. // ze PC and IF/ID
26. wire wpcir;
27. //IF/ID
28. wire dwreg,dm2reg,dwmem,daluimm,dshift,djal;
29. //ID/EX
30. wire ewreg,em2reg,ewmem,ealuimm,eshift,ejal;
31. //EX/MEM
32. wire mwreg,mm2reg,mwmem;
33. //MEM/WB
34. wire wwreg,wm2reg;
35.
36. //IF/ID/MEM read at negedge of clock.
37. pipepc t( ,wpcir,clock,resetn,pc);
38. pipeif if_stage(pcsource,pc,bpc,da,jpc, ,pc4,ins,mem_clock);
39. pipeir inst_reg(pc4,ins,wpcir,clock,resetn,dpc4,inst);
40. pipeid id_stage(mwreg,mrn,ern,ewreg,em2reg,mm2reg,dpc4,inst,
41. wrn,wdi,ealu,malu,mmo,wwreg,clock,resetn,bpc,
42. jpc,pcsource,wpcir,dwreg,dm2reg,dwmem,daluc,daluimm,
43. da,db,dimm,drn,dshift,djal);
44. pipedereg de_reg(dwreg,dm2reg,dwmem,daluc,daluimm,da,db,dimm,
45. drn,dshift,djal,dpc4,clock,resetn,ewreg,em2reg,ewmem,ealuc,ealuimm,
46. ea,eb,eimm,ern0,eshift,ejal,epc4);
47. pipeexe exe_stage(ealuc,ealuimm,ea,eb,eimm,eshift,ern0,epc4,ejal,ern,eal
u);
48. pipeemreg em_reg(ewreg,em2reg,ewmem,ealu,eb,ern,clock,resetn,mwreg,
49. mm2reg,mwmem,malu,mb,mrn);
50. pipemem mem_stage
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