2021年研究生《集成电路电子》密勒解码器设计竞赛模拟试题.doc

2021 年研究生 《集成电路电子》密勒解码器设计竞赛模拟试题 一、题目： 设计一个密勒解码器电路。 二、输入信号： 1． DIN：输入数据； 2． CLK：频率为 2MHz 的方波，占空比为 50％； 3． RESET：复位信号，低有效； 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为 8μs，即 16 个 CLK 时钟；数据流是由 A、B、C 三种信号组成； A：前 8 个时钟保持“1”，接着 5 个时钟变为“0”，最后 3 个时钟 为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续 16 个时钟保 持“1”。 C：前 5 个时钟保持“0”，后面 11 个时钟保持“1”。 改进密勒码编码规则如下： 如果码元为逻辑“1”，用 A 信号表示。 如果码元为逻辑“0”，用 B 信号表示，但以下两种特例除外： 如果出现两个以上连“0”，则从第二个“0”起用 C 信号表示； 1 / 5 如果在“通信起始位”之后第一位就是“0”，则用 C 信号表示， 以下类推； “通信起始位”，用 C 信号表示； “通信结束位”，用“0”及紧随其后的 B 信号表示。 “无数据”，用连续的 B 信号表示。 输入数据信号示例如下：（S 代表“通信起始位”，E 代表“通信结束 位”）。 注意：当 DIN 为“1”时，CLK 信号为连续的 2MHz 方波；当 DIN 为“0”时，CLK 信号为“0”。输入数据信号总是在 CLK 信号的下降沿变化。 为便于理解，特将 A 信号图示如下： DIN： CLK： 四、输出信号： 1． DOUT：输出数据。 2． DATA＿EN：输出数据使能信号。 3． BIT＿EN：码元使能信号。 五、输出信号规定： DATA＿EN： 2 / 5 DOUT： 0 1 0 0 1 0 1； BIT＿EN： DATA＿EN 信号从“0”变为“1”到变回“0”，表示收到一帧完整的数据，DOUT 和 BIT＿EN 只有在 DATA＿EN 为“1”时才是有效的；BIT＿EN 信号为“1”时，DOUT 的值即为当前码元。上图表示解码结果为 0100101。 注意，“通信起始位”和“通信结束位”在输出信号中必须消去。 六、设计要求。 设计一个密勒解码电路，输入信号为如下 4 帧数据10100101与前面输入数据信号示例相同）， 正确完成解码，并使输出信号符合规定。 可不考虑错码。 请首先提供书面设计方案（评分时要考虑此方案）。七、EDA 竞赛上机试题。 设计加法器阵列，完成下列复数运算功能，其中 R 为数据的实部，1 为数据的虚部。 一）、加法器阵列： Ra’=(Ra+Rc)+(Rb+Rd)；Ia’=(Ia+Ic)+(Ib+Id)；Rc’=(Ra+Rc)-(Rb+Rd)；Ic’=(Ia+Ic)-(Ib+Id)； 3 / 5 Rb’=(Ra-Rc)+(Ib-Id)； Ib’=(Ia-Ic)-(Rb-Rd)； Rd’=(Ra-Rc)-(Ib-Id)； Id’=(Ia-Ic)+(Rb-Rd)； 二）、功能框图如下： Ra,Rb,Rc,Rd 19 21 加法器阵列 Ra’,Rb’,Rc’,Rd’ Ia,Ib,Ic,Id 19 21 CP Ia’,Ib’Ic’Id’ 三）、输入信号： 1． 输入数实部 Ra，Rb，Rc，Rd，虚部 Ia，Ib，Ic，Id 的数据宽 度均为 19 位；每次向加法器阵列只能送一个操作数，包括实数 R （19bit）、虚部 I（19bit）；操作数据 a、c、b、d 的顺序连续送入， 在加法器列中要进行串并变换。 2． CP 脉冲。 四）、输出信号： 输出数实部 Ra’，Rb’，Rc’，Rd’，虚部 Ia’，Ib’，Ic’，Id’的数据宽度 均为 21 位。 五）、设计要求： 1． 加法器要求采用快速进位链（Look Ahead）。 4 / 5 2． 在加法器阵列中加入流水线结构（Pipelinc），每一拍完成一个 加法，输入连续送数，输出连续出结果。 3． 逻辑要求最简化。 4． 要求写出完整的实验报告。 5 / 5