基于FPGA的LTE-V收端同步的方法及系统.pdfVIP

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2023-04-22 发布于北京
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基于FPGA的LTE-V收端同步的方法及系统.pdf

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一种基于FPGA的LTE‑V收端同步的方法及系统，通过对接收信号进行FIR低通滤波和降采样处理后得到MSB，经对MSB截位和降采样处理后同时进行PSS互相关谱计算和能量谱计算，再通过峰值检测得到主同步信号的位置；然后利用主同步信号的位置对同步模块接收到的信号依次进行小数倍频偏估计和频偏补偿处理，得到补偿过频偏的输出信号；最后根据主同步信号的位置利用时序控制相对延迟的方法标记当前帧的帧头，完成同步从而方便后续的解码。本发明结构简单，计算效率高；优化峰值检测的算法，减少资源消耗，提高抗频偏能力，可以

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113938368 A (43)申请公布日 2022.01.14 (21)申请号 202111208064.7 (22)申请日 2021.10.18 (71)申请人上海大学地址 20