有限状态机设计.docxVIP

实验七 有限状态机设计 一、实验目的 1、掌握利用有限状态机实现一般时序逻辑分析的方法； 2、掌握用 VHDL 或 Verilog 编写可综合的有限状态机的标准模板； 3、掌握用 VHDL 或 Verilog 编写序列检测器以及其他复杂逻辑电路的设计； 二、实验内容 1、用 MOORE 型状态机设计一个具有双向步进电动机控制实验：该控制电路有三个输入信号：clk 时钟信号，clr 复位信号，dir 方向控制信号。输出信号为phase[3..0]用来控制步进电机的动作。当 dir=1 时要求 phase[3..0]按照“0001”，“0010”，“0100”，“1000”的顺序变化；当 dir=0 时要求 phase[3..0]按照“0001”，“1000”，“0100”，“0010”的顺序变化。 2、设计一个简单的状态机，功能是检测一个5 位的二进制序列“10010”。 3、设计一个串行数据检测器，要求是：连续 4 个或 4 个以上为 1 时输出为 1，其他输入情况为 0。（选做） 4、根据状态图，写出对应于结构图 b，分别由主控组合进程和主控时序进程组成的VERILOG 有限状态机描述。（选做） 三、实验步骤 实验一： 1、 建立工程 2、 创建 Verilog HDL 文件 3、 输入程序代码并保存 module moore1(clk,clr,dir,phase); input