针对卷积神经网络最大池化层的池化器及池化加速电路.pdfVIP

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2023-05-04 发布于北京
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针对卷积神经网络最大池化层的池化器及池化加速电路.pdf

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本发明涉及一种针对卷积神经网络最大池化层的池化器及池化加速电路，池化器包括第一选择器、第二选择器、比较器、常数寄存器和池化寄存器；比较器的第一输入端输入池化窗口中的特征数据，第二输入端接入第一选择器的输出数据，输出端连接到第二选择器；第一选择器的第一输入端连接常数寄存器，第二输入端连接外部的池化缓存从中读取数据，第三输入端连接池化寄存器输出端；第二选择器的第一输出端作为池化最终结果输出端，第二输出端连接外部的池化缓存向其写入数据，第三输出端连接池化寄存器的输入端。本发明以尽可能小的FPGA资源消

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 114265696 A (43)申请公布日 2022.04.01 (21)申请号 202111632969.7 (22)申请日 2021.12.28 (71)申请人北京