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一种半导体集成电路，包括输入端子(110a，110b)、输出端子(120，120a，120b)和多级连接单元(130)，多级连接单元包括以多级连接在输入端子和输出端子之间的多个MOS晶体管。MOS晶体管包括连接到输入端子的输入级晶体管(1311a、1311b)和连接到输出端子的输出级晶体管(132、1312a、1312b)。输出级晶体管的栅极电介质的厚度等于输入级晶体管的栅极电介质的厚度，并且输出级晶体管的栅极长度长于输入级晶体管的栅极长度。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 114665830 A
(43)申请公布日 2022.06.24
(21)申请号 202111562968.X H03F 1/30 (2006.01)
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