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    可以通过合并多个裸片上包括集成电路(IC)副本的位置处的缺陷来创建缺陷图。可以确定与缺陷图中的缺陷重叠的布局形状或网络。接下来，可以确定布局形状或网络之间的连接性。然后，可以基于布局形状或网络之间的连接性将缺陷分组为缺陷组，其中每个缺陷组包括与彼此电连接的布局形状或网络重叠的缺陷。

    (19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 114730354 A (43)申请公布日 2022.07.08 (21)申请号 202080080388.4 (74)专利代理机构 北京市金杜律师事务所

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