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- 2023-05-18 发布于四川
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DRAM器件包括第一端子、第二端子、第三端子、控制信号发生器、CRC单元、行解码器、列解码器和存储器单元阵列。控制信号发生器生成控制信号。CRC单元执行以下操作：对第一数据组执行第一CRC逻辑操作，第一数据组包括通过输入n位第一数据q次而生成的qn位第一数据；生成第一CRC结果信号；对第二数据组执行第二CRC逻辑操作；第二数据组包括通过输入n位第二数据q次而生成的qn位第二数据；生成第二CRC结果信号；以及基于第一CRC结果信号和第二CRC结果信号生成错误信号。响应于所述控制信号基于所述第二CR
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 110415755 A
(43)申请公布日
2019.11.05
(21)申请号 20181
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