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本发明公开了一种基于分数折叠的信号处理器件的实现方法。该实现方法包括：对x个并行且相同的处理单元以折叠因子为x进行折叠形成一个处理单元，对比折叠后的第二处理模块的运算时间与第一处理模块的运算时间的大小，如大于则进行时钟缩减。本发明的伴随式计算模块、解关键方程模块和陈氏搜索错误估值模块的运算时间匹配，而且几乎没有额外的硬件消耗，能够将解关键方程模块中的并行处理单元折叠到最少，且折叠后的解关键方程模块的运算时间不会超出伴随式计算模块和陈氏搜索错误估值模块的运算时间，这种基于分数折叠的模块间运算时间匹
(19)中华人民共和国国家知识产权局
(12)发明专利
(10)授权公告号 CN 112436842 B
(45)授权公告日 2021.05.14
(21)申请号 202110106864.1 (56)对比文件
(22)申请日 2021.01.27
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