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本发明提供了一种并行有限域乘法装置，包括级联的M个逻辑处理模块，第一个逻辑处理模块的第一输入端接收第一运算数；第一个逻辑处理模块的第二输入端接收零值；第一个逻辑处理模块的第三输入端接收第二运算数的第0位；第m个逻辑处理模块的第一输入端与第m‑1个逻辑处理模块的第一输出端连接；第m个逻辑处理模块的第二输入端与第m‑1个逻辑处理模块的第二输出端连接；第m个逻辑处理模块的第三输入端接收第二运算数的第m‑1位；每个逻辑处理模块的第四输入端均并联在一起并接收第三运算数。本发明的并行有限域乘法装置，通过级联
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112527241 A
(43)申请公布日 2021.03.19
(21)申请号 202011457153.0
(22)申请日 2020.12.10
(71)申请人 深圳市紫光同创电子有限公司
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