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公开了一种锁频环(FLL)电路、低压降稳压器电路以及相关方法。示例门驱动器集成电路(100)包括：第一管芯(102)，该第一管芯(102)包括FLL电路(110A)以生成具有第一相位和第一频率的第一时钟信号(230A)、具有第一频率和不同于第一相位的第二相位的第二时钟信号(230B)，并控制多个开关网络(302、304、306、308)以将第一频率增加到第二频率，并基于第二频率生成反馈电压(232)；以及耦合至第一管芯的第二管芯(104)，第二管芯包括低压降(LDO)电路(148)和驱动器(13
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112653449 A
(43)申请公布日 2021.04.13
(21)申请号 202011081862.3
(22)申请日 2020.10.12
(30)优先权数据
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