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本发明属于数字时钟电路技术领域,公开了一种高速时钟电路的动态延时补偿电路,包括:锁相环、粗计数器、第一细采样电路、三个同步模块以及输出选择模块;锁相环电路分别向粗计数器和第一细采样电路输出整体时钟信号和相位信号;粗计数器分别向三个同步模块输出粗计数器值;第一细采样电路生成细编码值并将细编码值以及经过延时DB和两次延时DB分别得到三路细计数器值;三个同步模块分别与第一细采样电路相连对应接收三路细计数器值并分别与粗计数器值同步而后生成三路同步信号值;输出选择模块基于预设的选取规则选取一路同步信号值输
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112886952 A
(43)申请公布日 2021.06.01
(21)申请号 202110043559.2
(22)申请日 2021.01.13
(71)申请人 中国科学院微电子研究所
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