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本发明公开一种应用于大规模反熔丝FPGA的时钟网络架构，属于可编程逻辑器件领域。所述应用于大规模反熔丝FPGA的时钟网络架构包括HCLK硬线时钟网络和RCLK布线时钟网络，其时钟信号通过时钟输入缓存模块输入；所述HCLK硬线时钟网络和所述RCLK布线网络时钟各有4路时钟信号，同步到达芯片中各个时钟分布模块CT，并通过各个时钟分布模块CT将时钟信号传输到到全芯片可编程逻辑资源CLB阵列中。本发明所提出的一种应用于大规模反熔丝FPGA的时钟网络架构，经过设计、仿真和流片测试验证后的一种可靠、灵活的时
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113095014 A
(43)申请公布日 2021.07.09
(21)申请号 202110443553.4
(22)申请日 2021.04.23
(71)申请人 中国
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