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集成芯片的有源器件区上的多段线的阵列延伸，以在相邻的隔离区域上形成伪器件结构。所得的伪器件结构是具有与有源器件区上的多段线的阵列相同的线宽度、线间距和节距的多段线的阵列。伪器件结构的多段线与有源器件区上的多段线在网格上。由于伪器件结构由与有源器件区上的多段线在网格上的多段线形成，所以伪器件结构可以比可能的情况更接近有源器件区。伪器件结构与有源器件区的所得接近度提高了抗凹陷性能，并且减小集成芯片上的空白空间。本发明的实施例涉及集成芯片及其设计和制造方法。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113284886 A
(43)申请公布日 2021.08.20
(21)申请号 202110014641.2
(22)申请日 2021.01.06
(30)优先权数据
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