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本公开涉及用于动态功率节省的低电压时钟摆动耐受时序电路。本发明描述了用于实现低电压时钟摆动时序电路的系统、装置和方法。输入信号耦合到第一晶体管堆叠的第一P型晶体管和第一N型晶体管的栅极。低电压摆动时钟信号耦合到第一晶体管堆叠的第二N型晶体管的栅极。输入信号的反相耦合到第二晶体管堆叠的第二P型晶体管和第三N型晶体管的栅极。低摆动时钟耦接到第二晶体管堆叠的第四N型晶体管的栅极。具有耦接到所述低摆动时钟的栅极的一个或多个启用P型晶体管的第一端耦接到第一P型晶体管的漏极，并且一个或多个启用P型晶体管的第
(19)国家知识产权局
(12)发明专利
(10)授权公告号 CN 113612468 B
(45)授权公告日 2022.08.12
(21)申请号 202110481398.5 (51)Int.Cl.
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