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本发明提供一种抗串扰PCIE端口通道设计方法、系统、终端及存储介质,包括:从PCB布图中筛选出PCIE端口设计数据;根据用户需求标记各PCIE端口的应用情况,为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻;标记各PCIE端口的所有通道,采集分属不同PCIE端口的相邻通道的最小距离,若最小距离低于预设阈值,则调整所述相邻通道的位置,直至两者的最小距离不低于所述阈值。本发明可以有效降低不同PCIE5.0Port端口相邻Lane之间的串扰影响,以此进步提升高频信号的传输质量,从而提高了产
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113807044 A
(43)申请公布日 2021.12.17
(21)申请号 202110902903.9
(22)申请日 2021.08.06
(71)申请人 苏州浪潮智能科技有限公司
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