第1-2讲MOS管特性和CMOS版图基础...pptxVIP

第一、二讲 MOS管特性与CMOS版图 ;一、 CMOS Manufacturing Process;3;1、Fabrication services;多项目晶圆服务 ;Educational services （MPW服务机构）;2、 Overview;;CMOS有三类工艺：;N-Well CMOS Process;Dual-Well CMOS Process;;3、几种工艺方法 1） oxidation （氧化） ;SiO2 是绝缘体。 它的作用是什么？;2） Cut（光刻）;3） doping（掺杂）;4） 连线;4、Process steps (for 双阱工艺）;Process steps 2: 做poly;Process steps 3：扩散有源区;Process steps 4： 金属化与通孔;二、MOS管特性;id;Drain current characteristics 电流特性;(1) Linear region 线性区 (VGS VTN ，VDS VGS - VTN);;线性区;三、Layout Design Rules;Masks are tooling for manufacturing 版图用于做IC. Manufacturing processes have inherent limitations in accuracy 制造工艺有精度限制. Design rules specify geometry of masks which will provide reasonable yields. 版图设计规则规定了版图的几何形状、大小等，以获得合理的成品率. Design rules are determined by experience. 版图设计规则由实验决定;常用的二种设计规则：;;;Poly（红）; ;找L与W的方法;场氧与栅氧;3、Design Rules;1）Intra-Layer Design Rules 层内设计规则;;2）Inter-Layer Design Rules 层间设计规则;;Contact hole and Via hole (接触孔和通孔);;CMOS Layout;Layout Editor;Design Rule Checker;NAND layout;;四、估算寄生参数;1）RL 引线电阻2) CL =  引线电容 +本级输出电容 + 下一级输入电容;1、Wire resistance;Wire resistance 计算;源/漏Parasitic Resistances;寄生电阻估算 ;Sheet Resistance的典型数值;2、Poly/metal wire capacitance;（1）parallel plate （平板电容）;（2）Fringe （边缘电容）;2）wire coupling capacitances 线间耦合电容;3、Diffusion capacitance formed by p-n junctions （P-N结扩散电容）;P-N结扩散电容计算公式;CJ= CJ0 (1 + Vr/Vbi) m CJ0 zero-bias bottomwall capacitance (零偏压底部电容) （SPICE） m bottomwall grading coefficient (底部电容梯度系数) （SPICE） 若突变结（abrupt junction）, m = - ? Vr voltage across the junction (P-N 结反偏电压) Vbi built-in voltage （ P -N 结内建电势） Vbi = (k*T/q) ln(NAND/ni2) ; poly N+ P+ M1 M2  Sheet Resistance： 3.2 3.7