原创力文档- 1、本文档内容版权归属内容提供方，所产生的收益全部归内容提供方所有。如果您对本文有版权争议，可选择认领，认领后既往收益都归您。。
- 2、本文档由用户上传，本站不保证质量和数量令人满意，可能有诸多瑕疵，付费之前，请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形，可联系本站下载客服投诉处理。
- 3、文档侵权举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
本发明公开了一种网表化简时序模型的构建方法及静态时序分析方法。其中基于多FPGA系统的网表化简方法，包括：步骤1，读取整体电路设计被分割后产生的基于每个FPGA的门级网表，查找各门级网表中因FPGA之间连线延时而产生影响的时序路径；步骤2，根据时序路径的开始点对其进行分类，并且选取每个分类下的每个时钟域中延时值大于等于对应的延时阈值的时序路径；步骤3，基于所选取的时序路径生成整体电路设计的简化时序模型网表。本发明可以对目标网表的时序路径进行简化，从而提高静态时序分析的各方面性能。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116502578 A
(43)申请公布日 2023.07.28
(21)申请号 202310777310.3
(22)申请日 2023.06.29
(71)申请人 深圳国微晶锐技术
文档评论（0）