SJ_T 11700-2018IP核质量信息描述方法.pdf

ICS 31.200L 55SJ备案号：中华人民共和国电子行业标准SJ/T11700—2018/IEC62014-5:2015IP核质量信息描述方法A format for representing intellectual property(IP)core quality information(IEC 62014-5:2015,Quality of Electronic and Software Intellectual Property Used inSystem and System on Chip (SoC) Designs,IDT)2018-02-09发布2018-04-01实施发布中华人民共和国工业和信息化部 SJ/T11700—2018/IEC62014-5:2015目次前言II概述11.1范围1.2目的1.3设计环境MAIAIONINIOIN1.4兼容QIP1.5 使用的惯例，DUSTRY1.6本标准中使用的本标准结1.72规范性引用TRCHNOLOG3术语和定缔略3.1术语宠3.2缩略R4使用模型的互角色4.14.2 IP/QIP架构585.1 黄金的QIP架构结构..M85.2答案XMITQIP架构结构.一125.3 运行黄金ML文件的工具要求145.4黄金XML文件与所完成的XML文件之间的关系.18用户扩展.5.5186 与 VSIAQIP的兼容性19参考文献附录A（资料性附录）20附录B（规范性附录）语义-一致性规则- SJ/T11700——2018/IEC 62014-5:2015前言本标准按照GB/T1.12009给出的规则起草。本标准使用翻译法等同采用EC620145:2015《用于系统和片上系统设计的电子和软件知识产权质量》。为便于使用，本标准做了下列编辑性修改：为与现有系列标准一致，将标准名称改为《IP核质量信息描述方法》；-删除国际标准的前言、介绍和资料性附录C。请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别这些专利的责任。本标准由全国半导体器件标准化技术委员会集成电路分技术委员会（SAC/TC78/SC2）归口。本标准主要起草单位：哈尔滨工业大学、中国电子技术标准化研究院、工业和信息化部软件与集成电路促进中心、合肥工业大学。本标准主要起草人：肖立伊、王永生、付方发、王进祥、来逢昌、李锟、周萌、尹勇生。II SJ/T11700——2018/IEC62014-5:2015IP核质量信息描述方法1概述1.1范围本标准基于电子设计知识产权（IP）质量度量信息模型，规定了用于表示IP质量信息的标准XML格式。标准包括XML架构和与度量IP质量以及系统中执行的软件质量的相关条款。XML架构和IP质量信息模型可以专注于IP用户感兴趣的特D.#N语P用于表示电子设计知识产权。电子域更想的未语，是指可复用的设计规范的集合，可代表行为、属性和/或以设计知识产权是电子设计领INDUSTRYATION不同媒质表示的设计1. 2 目的中的使统设计本标准的以方便IP在日周和集成。通过提供3性化质量改进。和验证的IP得至定的标准的IP质量度量一种机制来定中近JECHN买回纳人各种和特性交换格设计自动化（EDA）工具之中01. 3 设计环认妞程信息的方法，同一种表达和交换有关管理、验证和确认IP质量标定能力和稳标准的核开发PIP质量标准，包时可用于评限性。设计环境投计环整合了一套工具和括其基本使青图的池使可以有效地集成到SoC（例如，个和处理，IP，或者IP的描述Ⅲ2中并且易于复儿1.3.1 电子设计知识产权IP绕P复用的思想进行构建的。电子设计知识或称为IP，是电子设计IP质量标准（QP是科福富性和/或以不同媒质表示的设计。命用的设领域使用的术语，是指可复计规范的集合可代表行名为IP的原因部分源自于惯例，即认为这方的知识产权。这一术语涵盖硬件和软件的是一集合。这些集合的例子可包括以下情况：设计对象——可能包括：a)固化的HDL描述：Verilog?，VHDL;1)验证IP描述：Verilog（参见[2]，[1])2;2)硬化IP描述：GDSII，LEF，LIB，LVS，特性报告；3) 软件描述：C、C++等；4) HDL描述的验证IP（例如：基本激励产生器和检查器）。5)1）Verilog是Cadence设计系统公司在美国和/或其他司法管辖区的注册商标。此信息为本标准的用户提供方便，不构成IEEE对这些产品的认可。如果可以得到相同的结果，可使用等效的产品。2）括号内的数字与附录A中的参考义献相对应。1 SJ/T11700—2018/IEC62014-5:2015IP视图一一是描述IP对象的不同视图的列表（描述的层次和/或语言）。这些视图包括以下情b)况：设计视图：RTLVerilog或VHDL，展