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本发明提出适用于同步时序SARADC的动态比较器及控制方法，包括：三级结构；其中，第一级结构和第二级结构均为预放大电路，用于对输入信号进行放大，使放大后的输入信号超出第三级结构的噪声范围；所述第三级结构为PMOS输入的锁存器，包括两个交叉耦合对，使得电路快速响应输出信号，完成比较器的0或1输出；所述第一级结构、第二级结构和第三级结构的正负输出端同相依次连接。本发明提出了一种三级动态比较器，通过使用SAR逻辑进一步编码控制三级电路分时段工作，在优化速度的同时减小了电路功耗。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116614135 A
(43)申请公布日 2023.08.18
(21)申请号 202310560040.0
(22)申请日 2023.05.18
(71)申请人 金华高等研究院 （金华理工学院筹
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