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- 2023-08-23 发布于四川
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本发明公开一种记录数字逻辑设计工程工作状态的方法及系统，涉及数字逻辑设计技术领域；利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 110471810 A
(43)申请公布日
2019.11.19
(21)申请号 20191
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