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本发明涉及半导体技术和集成电路技术，尤其涉及一种新型围栅VFET理想开关结构及其工艺实现方式。本发明提出的新型围栅VFET理想开关采用纵向设计，器件四面环栅，且沟道区相对漏漂移区重掺杂的技术方案。本发明所要解决的关键技术问题是：在新结构中引入一种新的机制抑制DIBL效应，减小由短沟道效应引起的阈值电压漂移带来的影响，显著降低导通电阻，增加器件导通电流密度，消除寄生BJT效应。本专利优化了其工艺实现流程，器件沟道长度不再受到光刻精度的限制，沟道长度能够小于12nm，大幅缩小了器件的特征尺寸，降低了
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116646389 A
(43)申请公布日 2023.08.25
(21)申请号 202310636823.2
(22)申请日 2023.05.31
(71)申请人 电子科技大学
地址 611731
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