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一种基于FPGA的LTE‑V收端CCH信道解速率匹配的系统及方法，包括：状态机控制单元、输入控制单元、块随机存储器单元和输出控制单元，其中：状态机控制单元根据开始信号，分别向输入控制单元和输出控制单元传输数据计数的信息以控制数据的输入和输出；输入控制单元接收解扰数据并填充补满至432bit后输出至BRAM单元，输出控制单元通过产生读地址和读使能信号读取BRAM单元中的数据，从BRAM单元中读取数据的同时并进行比特重排后输出。本发明利用CCH信道解速率匹配每次比特变换规则相同的规律，避免了交织和解
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116707702 A
(43)申请公布日 2023.09.05
(21)申请号 202210180518.2
(22)申请日 2022.02.25
(71)申请人 上海大学
地址 200444
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