一种双重共模抑制接收电路.pdfVIP

下载本文档

5
0
约1.28万字
约 12页
2023-09-07 发布于四川
举报
版权申诉

一种双重共模抑制接收电路.pdf

1、本文档内容版权归属内容提供方，所产生的收益全部归内容提供方所有。如果您对本文有版权争议，可选择认领，认领后既往收益都归您。。
2、本文档由用户上传，本站不保证质量和数量令人满意，可能有诸多瑕疵，付费之前，请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形，可联系本站下载客服投诉处理。
3、文档侵权举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

本发明公开了一种双重共模抑制接收电路，包括第一级共模抑制电路、第二级全差分运放构成的同相比例放大器、第三级引入失配的迟滞比较器以及第四级输出缓冲器；级间相互之间采用直接耦合，输入的总线电平经过第一级共模抑制电路后，经过衰减后共模电平范围取决于全差分运算放大器的共模摆幅以及最大共模电压，信号经过全差分运算放大器构成的同相比例放大器之后，共模电平将会被稳定，同时第二级全差分运放构成的同相比例放大器的差分信号将会被传递到迟滞比较器，经过迟滞比较器后输出数字逻辑电平；所述迟滞比较器的输出端口连接反相器链

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116708073 A (43)申请公布日 2023.09.05 (21)申请号 202310775648.5 (22)申请日 2023.06.28 (71)申请人西安电子科技大学芜湖研究院地址