MOS逻辑功能部件课件.pptxVIP

MOS逻辑功能部件*一般的数字处理器布线存储器输入输出控制电路数据通路进行数据计算（包括算术运算和逻辑运算）*内容提要*多路开关加法器和进位链算术逻辑单元移位器乘法器D0D1YD2D3K0,1一、多路开关K1K0Y00D001D110D211D3*1. CMOS静态组合逻辑门电路结构VDD门级电路晶体管级电路*YD0D1D2D3YD0D1D2D32. 传输门电路结构K1K0Y00D001D110D211D3*二、加法器和进位链ABFullCiCoadderP=S1.定义一位全加器令 G=AB 进位产生信号进位传输信号进位取消信号*全加器的反相特性*逐位进位加法器td = O(N)最大时延tadder = (N-1)tcarry + tsum结论:1.逐位进位加法器的传播延时与N成线性关系2.优化逐位进位加法器的全加器单元时，优化“进位延时”比“和延时”重要*2. 全加器电路设计（1）互补静态CMOS组合逻辑电路变换思路：在不减慢进位产生速度的前提下，让“和”与“进位”产生的子电路之间共享某些逻辑来减少晶体管数目*CO=AB+BCi+ACiS=CO(A+B+Ci)+ABCi（1）互补静态CMOS组合逻辑电路连接Cin (关键路径)的管子尽量靠近输出端28 Transistors(见书P168)*ABCCi偶数单元o奇数单元FAABABABABACCioCCCCCi,0o,0o,1o,2o,3FAFAFAFAFASSSSS0123逐位进位加法器优化目标:使进位通路延迟最小进位链上的反相器可以利用加法器的反相特性消除*优化的n位逐位进位加法器CiACOSP=CiP为1传Ci， P为0传Ci（2）传输门加法器其中： G=ABP为1传Ci， P为0传A或B门级电路*传BP=P=（2）传输门加法器传B24 Transistors(见书P170)*Pi=3.超前进位加法器采用提前进位办法（CARRY LOOKAHEAD）令 Gi=AiBi 进位产生信号任何一位的进位输出只由本级和前级的输入信号组成而不必等待逐级传输进位传输信号Ci=Gi+PiCi-1C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0*超前进位加法器原理框图超前进位电路图见书P172*超前进位加法器结论各门的输入端数一般小于等于4位数较多时，四级与四级之间采用逐位加法*YABK3K2K4K1Y=ABK4+ABK3+ABK2+ABK1三、算术逻辑单元（ALU）既能进行算术运算，又能进行逻辑运算的单元K4K3K2K1Y000000001111111100001111000011110011001100110011010101010101010101*四、移位器1. 一位可编程移位器*行数代表字长列数代表最大的可移位数2. 桶式移位器(右移，符号位A3自动复制)特点：1.信号只需要通过一个传输门，传播延时为常数2.面积主要被布线通道占据*桶式移位器版图*移位数控制为2i，设最大移位宽度为M位，则移位级数为log2M，速度也取决于log2M3. 对数移位器*例： 5位移位器4位移位动作2位移位不动作1位移位动作对数移位器工作原理(左移）*移位器结论对数移位器无需编解码。桶式移位器适合于小型移位器，对于较大规模的移位器，对数移位器更有效（级数比桶式的少）。对数移位器的速度取决于log2M（M为移位宽度），当传输门串联级数较多时，可插入缓冲器提高速度。*五、乘法器硬件如何实现？1.二进制乘法1 0 1 0 1 0被乘数x1 0 1 1 乘数与门1 0 1 0 1 01 0 1 0 1 0部分积0 0 0 0 0 0+1 0 1 0 1 0加法器 结果1 1 1 0 0 1 1 1 0*2.并行阵列乘法器*MxN阵列乘法器的关键路径X：M，Y：N设计原则：使加法器的sum和carry延时相同用传输门实现的加法器tmult≈[（M-1）+(N-2)]tcarry+(N-1)tsum+tand*3.保留进位乘法器改变进位位的传输通路向量合并加法器Tmult≈ (N-1)tcarry+tand＋tmerge***