ASIC设计约束与SDC命令介绍.docVIP

ASIC设计约束与SDC命令介绍 在数字IC设计中，重要的ASIC设计约束分为两类，主要是： 1.优化约束 2.设计规则约束（DRC） 根据ASIC逻辑设计，优化的约束是速度和面积。在物理设计中，我们需要对面积、速度和功率进行优化设计。根据所需的技术节点和策略进行更好的功耗规划，总是有助于获得芯片的布局。 DRC是晶圆铸造规则，主要是传输、扇出和容量。 约束可用于在逻辑和物理综合的各个综合阶段优化设计。 这些约束在设计的模块、顶层和芯片级别。例如考虑如图所示的处理器架构，可以为各种功能块指定块级约束，这些功能块包括ALU、浮点引擎、高速接口等。顶层约束将在综合过程中使用，它们用于集成所有功能块。 处理器顶层架构 如果满足模块级约束，并不意味着设计将满足顶层约束。在物理设计期间，需要满足干净布局的芯片级约束。 对于处理器的综合，以下可能是较好的策略： 1. 为不同的时钟组执行综合。 2. 使用自底向上的综合并提取模块级约束。 3. 在模块级综合过程中优化设计，以满足面积和速度的要求。 4. 指定顶层约束。 5. 执行顶层综合并优化设计以满足顶层约束。 6. 如果不满足约束条件，则使用策略来调整RTL架构。 1. 重要设计概念 1.1 时钟树 时钟树综合是在物理设计流程中进行的，而在逻辑设计流程中我们没有时钟分布的信息。也就是说，我们将尝试使用具有可用统计数据的Synopsys DC