实验05_串入并出移位寄存器的VHDL设计1.docVIP

《VHDL设计》实验报告 班级： 学号： 姓名： 成绩： 实验五 串入/并出移位寄存器的VHDL设计 一、实验目的 1、通过本实验的设计，掌握基本移位寄存器的VHDL设计方法。 2、通过本实验的设计，进一步掌握Testbench的编写和SignalTap II的使用。 3、进一步掌握FPGA设计的全过程和相关软件的使用。 二、实验内容 在数字电路中，用来存放二进制数据或代码的电路称为寄存器（Register）。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储一位二进制代码，存放N位二进制代码的寄存器，需用N个触发器来构成。寄存器按功能可分为：基本寄存器和移位寄存器（Shift Register）。移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 1、基本串入/并出移位寄存器 【原理】在这里我们通过一个4位串入/并出移位寄存器设计过程来介绍如何设计串入/并出移位寄存器。所谓的串入/并出移位寄存器，即输入的数据是一个接着一个依序地进入，输出时则一起送出。时序表达如图所示。 4位串入/并出移位寄存器仿真波形图 上图中输入的数据为“1010”、“0111”两组4位数据。图中可以看出：在第1个CLK上升沿到来时获得D_IN的