EDA技术（VHDL和FPGA)课件3 Quartus II 软件开发指南2020.pptVIP

3.1 Quartus II设计流程 1 设计输入（Design Entry） ⑴ 文本编辑器（Text Editor）用于以AHDL,VHDL和Verilog HDL语言输入文本型设计。 ⑵ 模块编辑器（Block Editor）用于以原理图和框图的形式输入和编辑图形设计信息。 2综合（Synthesis） 综合是将HDL语言、原理图等设计输入翻译成由与门、或门、非门、RAM和触发器等基本逻辑单元组成的逻辑链接（网络表） 3布局布线（Place Route） 布局布线输入文件是综合后的网络表文件，QuartusⅡ软件中布局布线是将工程的逻辑和时序要求与器件的可利用资源相匹配。 4仿真 仿真分为功能仿真和时序仿真。 功能仿真（Functional Simulation），用来验证电路功能是否符合设计要求； VHDL仿真器允许定义输入并应用到设计中，不必生成实际电路就可以观察输出。此仿真主要用于检测系统功能设计的正确性，不涉及具体器件的硬件特性。 时序仿真（Timing Simulation），时序仿真包含了延时信息，它能较好地反映芯片的工作情况。可以使用QuartusⅡ集成的仿真工具进行仿真，也可以使用第三方工具对设计进行仿真，如Modelsim仿真工具。 5编程与配置（Programming Configuration） 编译成功后，对Altera器件进行编程和配置，下载到CPLD/FPGA（Programming）。 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity fredevider10 is generic (n:INTEGER:=10); port ( clkin: in STD_LOGIC; clkout: out STD_LOGIC ); end fredevider10; 引用库 实体 3.2 QuartusII 的设计实例 结构体 architecture a of fredevider10 is signal count:integer range 0 to 10 ; begin process(clkin) begin if clkinevent and clkin=1 then if (count=n-1) then count=0; else count=count+1; if count (integer(n/2)) then clkout=0; else clkout=1; end if; end if; end if; end process; end a; QuartusII 的设计步骤 1.建立工程文件夹。 2.建立工程：File/New Project Wizard 目标器件选择DE2实验板上的FPGA芯片Cyclone II系列EP2C35F672C6。 指定工作目录，指定工程实体名称，加入工程文件，选择器件，设定EDA工具。 3. 建立VHDL文件：File/New/ VHDL File 4.设置顶层实体：Project/Set as Top-Level Entity 5.编译原理图：Processing/Start Compilation 6.建立仿真激励文件：File/New/ University Program VWF Insert Node or Bus，输入变量赋值；设置时钟、输入变量；保存 7.波形仿真：Processing/Simulator Tool Start：开始仿真 Report：查看仿真结果 8.器件引脚定义：Assignments/Pin 9.下载：Tools/Programmer QuartusII下载过程 设计初期，采用JTAG模式下载。采用该下载方式，是将程序直接下载到FPGA的SRAM中，掉电后程序丢失，但此方式下载速度快，便于调试。当设计完成后，多采用AS模式，该方式将程序下载到FPGA的配置芯片，掉电后，程序不会丢失。 ①执行菜单命令【tools】→【Programmwer】，进入器件编程和配置对话框； ②连接DE2实验板USB下载线，单击Hardware Setup按钮，对DE2实验板选择USB-blaster， ③选择JTAG下载,添加下载文件名的后缀为.Sof文件； 注意器件型号是否与目标器件一致，DE2实验板的FPGA器件为EP2C35F672； 注意Program/Configure 选项一定要进