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（完整word版）EDA-VerilogHDL期末复习题总结必过

选择题

1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结

构与工作原理的描述中，正确的是（C）。

A．FPGA全称为复杂可编程逻辑器件；

B．FPGA是基于乘积项结构的可编程逻辑器件；

C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。

2.不完整的IF语句，其综合结果可实现（A）

A.时序逻辑电路

B.组合逻辑电

C.双向电路

D.三态控制电路

3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，

（D）是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过

程；

B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD

的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，

称为综合约束；

D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即

综合结果是唯一的。

4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结

构与工作原理的描述中，

正确的是（C）。

A.FPGA全称为复杂可编程逻辑器件；

B.FPGA是基于乘积项结构的可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。

5.以下关于状态机的描述中正确的是（B）

A．Moore型状态机其输出是当前状态和所有输入的函数

B．与Moore型状态机相比，Mealy型的输出变化要领先一个时

钟周期

C．Mealy型状态机其输出是当前状态的函数

D．以上都不对

6.目前应用最广泛的硬件描述语言是（B）。

A.VHDL

B.VerilogHDL

C.汇编语言

D.C语言

7.一模块的I/O端口说明：“input[7:0]a;”，则关于该端口说法

正确的是（A）。

A.输入端口，位宽为8

B.输出端口，位宽为8

C.输入端口，位宽为7

D.输出端口，位宽为7

8.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本

输入→综合

→_____→→适配→编程下载→硬件测试。正确的是(B)。

①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚

A．③①B．①⑤C．④⑤D．④②

9.下列标识符中，(A)是不合法的标识符。

A．9moonB．State0C．Not_Ack_0D．signall

10.下列语句中，不属于并行语句的是：(D)

A．过程语句B．assign语句C．元件例化语句D．case语句

11.已知“a=1’b1;b=3b001;”那么{a,b}＝（C）

(A)4b0011(B)3b001(C)4b1001(D)3b101

12.在verilog中，下列语句哪个不是分支语句？（D）

(A)if-else(B)case(C)casez(D)repeat

13.在verilog语言中整型数据在默认情况与（C）位寄存器数据在

实际意义上是相同的。

(A)8(B)16(C)32(D)64

14.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA

结构与工作原理的描

述中，正确的是（C）

A．FPGA全称为复杂可编程逻辑器件；

B．FPGA是基于乘积项结构的可编程逻辑器件；

C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；