Ⅲ-Ⅴ族p沟道器件、凹槽栅结构的制作方法及应用.pdfVIP

Ⅲ-Ⅴ族p沟道器件、凹槽栅结构的制作方法及应用.pdf

  1. 1、本文档内容版权归属内容提供方,所产生的收益全部归内容提供方所有。如果您对本文有版权争议,可选择认领,认领后既往收益都归您。。
  2. 2、本文档由用户上传,本站不保证质量和数量令人满意,可能有诸多瑕疵,付费之前,请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形,可联系本站下载客服投诉处理。
  3. 3、文档侵权举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
本发明公开了一种Ⅲ‑Ⅴ族p沟道器件、凹槽栅结构的制作方法及应用。所述制作方法包括:提供外延结构,包括构成异质结的势垒层和沟道层,沟道层为p型掺杂;刻蚀形成凹槽;等离子体处理凹槽的底部,以使部分沟道层中的掺杂元素与等离子体反应;覆设连续的薄膜介质层并在表面制备栅极材料,形成凹槽栅结构。本发明通过对凹槽的底部的等离子体处理,使得沟道层的p型材料转化为不具有掺杂特性的本征材料,保留了一定厚度的本征层同时,还降低了沟道区域的p型掺杂,有利于实现增强型p‑FET更负的阈值电压;另外,由于沟道层厚度的增加,

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN117352388A

(43)申请公布日2024.01.05

(21)申请号202311474329.7

(22)申请日2023.11.07

(71)申请人中国科学院苏州纳

文档评论(0)

知识产权出版社 + 关注
官方认证
文档贡献者

知识产权出版社有限责任公司(原名专利文献出版社)成立于1980年8月,由国家知识产权局主管、主办。长期以来, 知识产权出版社非常重视专利数据资源的建设工作, 经过多年来的积累,已经收藏了数以亿计的中外专利数据资源。

版权声明书
用户编号:5333241143000144
认证主体北京中献电子技术开发有限公司
IP属地四川
统一社会信用代码/组织机构代码
91110108102011667U

1亿VIP精品文档

相关文档