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2024-01-13 发布于四川
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本申请涉及半导体集成电路制造技术领域，具体涉及一种叠栅电容测试结构的制造方法和叠栅电容测试结构。其中，方法包括提供半导体基底层，所述半导体基底层上形成隧穿介质层和浮栅多晶硅层；在所述浮栅多晶硅层上依次形成叠栅间介质层和控制栅多晶硅层；刻蚀所述叠栅结构形成第一接触环槽；剩余叠栅结构中的控制栅多晶硅层包括被所述第一接触环槽包围的岛部和位于所述第一接触环槽外的环部；制作互连结构，所述互连结构包括多根浮栅互连线和多根控制栅互连线；所述浮栅互连线向下与所述浮栅多晶硅接触；所述控制栅互连线向下与所述控制栅多

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN117395996A

(43)申请公布日2024.01.12

(21)申请号202311248372.1

(22)申请日2023.09.26

(71)申请人华虹半导体（无锡

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