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本发明涉及高速数据传输技术领域，具体而言，涉及一种基于FPGA的DDR读写仲裁方法及装置，包括输入数据缓存模块、DDR读写仲裁模块、输出数据缓存模块以及DDRIP核控制模块；其中，所述DDR读写仲裁模块用于控制DDRIP核控制模块写入输入数据缓存模块的数据，并读出DDRIP核控制模块的数据至输出数据缓存模块，所述DDRIP核控制模块用于控制DDR芯片。本发明通过DDR读写仲裁模块分解每次DDR写入读出的数据量，可实现DDR读写的动态切换，能够满足高速数据读写需求、提高了高速读写效率；此外
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117453592A
(43)申请公布日2024.01.26
(21)申请号202311467872.4
(22)申请日2023.11.06
(71)申请人瑞玛思特（深圳）科技有限公司
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