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本发明涉及一种时间交织ADC的多相采样时钟产生电路，采用创新结构设计，包括具有一个压控延迟单元VCDL的倍频锁相环MDLL、以及扭环形计数器JC，通过复用同一个压控延迟单元VCDL技术，使得每一路采样时钟均由同一个延迟单元产生，实现信号的等相位延迟，保证了多路采样时钟具有固定相位差，避免了传统结构中多级多路延迟单元使用所导致的相位失配，进而减小多通道之间采样时钟失配对ADC谐波的恶化；并且所设计多相采样时钟架构，以单路ADC的采样时钟频率为输入，相较于传统结构中由高频时钟分频产生多相时钟而言，避
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117478130A
(43)申请公布日2024.01.30
(21)申请号202311830783.1
(22)申请日2023.12.28
(71)申请人南京美辰微电子有限公司
地址2
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