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本申请公开一种半导体封装，包含第一芯片和第二芯片，并排在载体基板上。第一芯片在邻近第二芯片的第一侧边上设置有高速信号接垫，第二芯片包含重布线层，重布线层在邻近第一芯片的第二侧边上设置有数据(DQ)接垫，多条第一打线，直接电连接该多个高速信号接垫至该多个DQ接垫。第二芯片的重布线层，相对于第二侧边的第三侧边上，设置有第一指令/地址(CA)接垫以及对应于第一CA接垫的多个虚设接垫，该多个虚设接垫经由重布线层的内部连接连接至设置于第二芯片的第四侧边上的第二CA接垫。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号CN113555351A
(43)申请公布日
2021.10.26
(21)申请号20201
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