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本发明采用的技术方案是：一种基于分段查表法的FPGA浮点数乘积解算方法，包括以下步骤：将乘数和被乘数的符号位进行异或计算，得到乘积的符号位；将乘数和被乘数的指数位进行加减计算，得到乘积的指数位；将乘数和被乘数的尾数进行分段，并将乘数分段和被乘数分段进行组合，将组合后的结果通过查找表得到分段部分积；将分段部分积重新排列，形成新的部分积；通过Wallace树对部分积进行压缩求解，得到乘积的尾数。本发明适用于DSP资源受限的场景，能够在不损失计算速度的情况上降低LUT实现浮点乘法运算的消耗。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117555513A
(43)申请公布日2024.02.13
(21)申请号202311536452.7
(22)申请日2023.11.17
(71)申请人中国人民解放军海军工程大学
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