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本发明公开了一种寄存器传输级Verilog设计的安全断言自动生成方法，包括以下步骤：S1.利用仿真工具执行待测设计得到lst以及dot文件，lst文件包含仿真数据，dot文件包含电路的结构和连接信息；S2.利用lst文件中的仿真数据统计出信号的反转率，采用动态阈值的方法筛选得到低翻转信号；S3.构建依赖信号集合：将低翻转信号作为目标节点，对dot文件中的电路结构进行扇区划分得到电路扇区；对电路扇区进行有向图建模来构建信号依赖图；遍历信号依赖图得到排序后的依赖信号集合；利用lst文件和依赖信号集合
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117574810A
(43)申请公布日2024.02.20
(21)申请号202311477923.1
(22)申请日2023.11.08
(71)申请人西安工业大学
地址710032
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