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本发明公开了一种基于输入信号重新排序的数字电路优化方法，包括：寻找电路中的待优化子电路；每个待优化子电路包括：寄存器和两个串联的两输入门，两个串联的两输入门未相互连接的各个输入端均连接一个寄存器；对于每个待优化子电路，分别获取待优化子电路中各个寄存器的输入端的到达时间、各个寄存器的扇出数量，以及各个输入端到待优化子电路的输出端的延时；根据到达时间或扇出数量，确定各个寄存器的优先级；根据延时确定各个输入端的优先级；根据优先级进行待优化子电路的输入信号的重新排序，得到重排序子电路。本发明在重定时之前
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117669432A
(43)申请公布日2024.03.08
(21)申请号202311648855.0
(22)申请日2023.12.04
(71)申请人西安电子科技大学
地址7100
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