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本发明公开了一种构图方法及装置，涉及电子设计自动化技术领域，解决了现有技术中对跨FPGA进行静态时序分析时，只能进行整个层级树的建图，建图速度慢，且不易修改的问题；该方法包括：获取时序约束文件，对时序约束文件进行逐行搜索，并对搜索结果进行保存；其中，搜索结果包括：端口、引脚、连接线和实例化模块；判断搜索结果是否是初始可定位节点，若是，则按照时序约束文件中的约束，对搜索结果进行构图；若否，则向前搜索找到最近的可定位节点；根据时序约束文件中的约束条件与初始可定位节点，确定可定位节点，并利用可定位节点
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117787161A
(43)申请公布日2024.03.29
(21)申请号202311800666.0
(22)申请日2023.12.25
(71)申请人上海思尔芯技术股份有限公司
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