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芜湖职业技术学院精品资源线下开放课程《FPGA应用技术》芜湖职业技术学院FPGA应用技术讲课教师：杨会伟芜湖职业技术学院第九章VerilogHDL综合设计实践加减计数器数码管显示4×4矩阵按键十字路口交通灯控制器乐曲演奏电路自动售饮料机本章通过一些多功能数字的电路设计进一步讨论基于Verilog的开发实践。这些设计实例经常在数字电路和相关课程中遇到。还可以把这些设计与实际的实验开发装置相结合，实际观察设计效果。芜湖职业技术学院9.1加减计数器数码管动态显示1、项目要求实现一个可加/可减计数器。(1)计数器有一个同步加/减控制端，当该控制端为高电平时，实现加法计数；为低电平时，实现减法计数。(2)同步预置端(高电平有效)和同步清0端(低电平有效);(3)计数器的当前值通过数码管实时显示;(4)计数器的计数周期为1秒,计数范围0~15。芜湖职业技术学院2、硬件资源介绍CycloneIIIEP3C10E144FPGA(10320个逻辑宏单元、两个锁相环，约90万门、约43万RAMbit)。FPGA配置FlashEPCS16（16Mb）、1.2V、2.5V和3.3V电压源、USB接口作电源接口。JTAG口。SOF文件下载康芯FPGA核心开发板芜湖职业技术学院芜湖职业技术学院芜湖职业技术学院输入输出端口信号：clk_20M:输入时钟20Mupdown：加/减控制端()clr：和同步清0端load:同步预置端led_out：数码管输出中间变量信号：…3、信号定义芜湖职业技术学院4、功能划分时钟分频模块20MHz1Hz计数器模块1Hz计数器输入数码管译码计数器输入数码管译码输出模块整合芜湖职业技术学院5、Verilog语言设计(1)模块定义modulecounter(updown,clk_20M,load,clr,led_out);inputupdown,clk_20M,load,clr;output[6:0]led_out;reg[6:0]led_out;//功能实现…….endmodule芜湖职业技术学院(2)时钟分频器//分频计数器reg[24:0]counter_div;always@(posedgeclk_20M)beginif(counter_div25begincounter_div=counter_div+1;endelsebegincounter_div=0;endend由20MHz时钟分频得到1Hz时钟，定义分频计数器counter_div，满足：counter_div=20M/1//分频regclk_1hzalways@(posedgeclk_20M)beginif(counter_div25d1000000)beginclk_1hz=0;endelsebeginclk_1hz=1;endend芜湖职业技术学院(3)加减计数器//加减计数器reg[3:0]counter_updown;always@(posedgeclk_1hz)beginif(!clr)counter_updown=0;elseif(load)counter_updown=7;elseif(updown)counter_updown=counter_updown+1;elsecounter_updown=counter_updown-1;end利用1Hz时钟clk_1hz进行计数，同步加/减控制端updown,同步清0端clr(低电平有效),同步预置端load(高电平有效)。芜湖职业技术学院(4)数码管译码共阴极数码管译码器型号：SM120501G封装：DIP10类型：共阴极芜湖职业技术学院//共阴极数码管译码always@(posedgeclk_20M)begincase(counter_updown)4h0:led_out=7